Resultados da pesquisa a pedido "vhdl"
Multiplicação pelo somatório de séries de potência com termos negativos
Como posso calcular um multiplicando de ponto flutuante no Verilog? Até agora, eu costumo usar shift << 1024, e o número do ponto flutuante passa a inteiro. Depois, faço algumas operações e, em seguida, >> 1024 para obter uma ...
assinado para std_logic_vector, fatia resultados
Preciso pegar o valor absoluto de um resultado e só estou interessado nos bits mais significativos. Isto é o que eu fiz: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + r4(calc_cnt) + ...
Usando matriz de std_logic_vector como um tipo de porta, com os dois intervalos usando um genérico
É possível criar uma entidade com uma porta que seja uma matriz de std_logic_vectors, com o tamanho da matriz e o std_logic_vector provenientes de genéricos? Ou seja. é possível criar, por exemplo. um multiplexador de barramento com a largura e a ...
IDE VHDL profissional? [fechadas]
Existe um bom IDE para trabalhar com projetos VHDL? Ou a maioria dos profissionais trabalha com emacs / vim / notepad ++?
Erro de sintaxe VHDL
No meu código, tenho as seguintes linhas: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001';Há um erro de sintaxe "próximo" "(a primeira linha com aspas simples), mas ...
Como fazer uma simulação simples do Aldec Active-HDL com forma de onda usando script Tcl?
Ter uma bancada de testes simples como: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;A GUI do ModelSim permite simulação e visualização de formas de onda com um script ...
Máquina de estado VHDL com vários atrasos - a melhor abordagem?
Essa é uma pergunta genérica que me incomoda desde que eu pude entender o básico de uma máquina de estados finitos. Suponha que eu tenha quatro estados s0 - s3, em que o FSM iniciará automaticamente em 's0' após a energia ser aplicada. Após algum ...
Fóruns de programação relacionados ao VHDL / Verilog? [fechadas]
O design de hardware com VHDL ou Verilog é mais parecido com a programação atualmente. No entanto, vejo que os membros do SO não estão falando tão ativamente sobre a programação VHDL / Verilog. Existe algum fórum relacionado ao design de ...
VHDL: Descobrindo / relatando a largura / comprimento do bit do número inteiro (vs. std_logic_vector)?
Digamos que preciso de um sinal para representar números de 0 a 5; obviamente, isso precisa de 3 bits de std_logic para ser representado (ou seja, se MAXVAL = 5, largura de bits = {wcalc "floor(logtwo($MAXVAL))+1"}) Estou ciente de que poderia ...
VHDL: botão debounce dentro de uma máquina de estado Mealy
Oi, eu estou tentando implementar uma máquina mealy usando VHDL, mas vou precisar rebater o botão pressionar. Meu problema é que não tenho certeza de onde devo implementar a devolução. Meu trabalho atual é assim: process(clk) begin if(clk' event ...