Suchergebnisse für Anfrage "vhdl"
VHDL: Schaltfläche entprellen in einem Mealy State Machine
Hi Ich versuche, eine mehlige Maschine mit VHDL zu implementieren, aber ich muss den Tastendruck entprellen. Mein Problem ist, dass ich nicht sicher bin, wo ich das Entprellen implementieren soll. Meine aktuelle Arbeit sieht so aus: process(clk) ...
Warum muss ich VHDL-Komponenten neu deklarieren, bevor ich sie in anderen Architekturen instanziiere?
Ich habe mir seit meiner ersten VHDL-Klasse den Kopf zerkratzt und beschlossen, meine Frage hier zu posten. Da ich eine deklarierte Entität (und auch eine Architektur davon) habe und sie in einer anderen Architektur instanziieren möchte, warum ...
Ist die Verwendung von rising_edge bei Nicht-Taktsignalen eine schlechte Praxis? Gibt es Alternativen?
Ich arbeite an einem VHDL-Design und habe es in der Hand, aber der Code ist ziemlich hässlich und die Tatsache, dass ich anscheinend versuche, das Design der Sprache zu umgehen, um mein Ziel zu erreichen, lässt mich das Gefühl haben, dass etwas ...
Erstellen einer 4-Bit-ALU aus mehreren 1-Bit-ALUs
Ich versuche, mehrere 1-Bit-ALUs zu einer 4-Bit-ALU zu kombinieren. Ich bin verwirrt darüber, wie dies in VHDL tatsächlich zu tun ist. Hier ist der Code für die 1-Bit-ALU, die ich verwende: component alu1 -- define the 1 bit alu component ...
Fehler beim Hinzufügen von std_logic_vector, s
Ich möchte ein einfaches Modul haben, das zwei std_logic_vectors hinzufügt. Wenn Sie jedoch den folgenden Code mit dem Operator + verwenden, wird keine Synthetisierung durchgeführt. library IEEE; use IEEE.std_logic_1164.all; use ...