Ошибка синтаксиса VHDL

Как сделать простое моделирование Aldec Active-HDL с осциллограммой с использованием сценариев Tcl?

Наличие простого испытательного стенда, такого как:

Конечный автомат VHDL с несколькими задержками - лучший подход?

VHDL / Verilog связанные форумы программирования? [закрыто]

VHDL: отмена кнопки внутри конечного автомата Мили

Привет, я пытаюсь реализовать мучную машину, используя VHDL, но мне нужно отменить нажатие кнопки. Моя проблема в том, что я не уверен, где мне следует приме...

Почему мне нужно переопределить компоненты VHDL, прежде чем создавать их экземпляры в других архитектурах?

Я царапал свою голову с самого первого урока VHDL и решил опубликовать свой вопрос здесь.Учитывая, что у меня есть объявленная сущность (а также ее архитекту...

Является ли использованиеising_edge для не-тактового сигнала плохой практикой? Есть ли альтернативы?

Я работаю над VHDL-дизайном, и он у меня работает, но код довольно уродливый, и тот факт, что мне кажется, что я пытаюсь обойти дизайн языка для достижения с...

Создание 16-битного ALU с использованием 1-битных ALU

Создание 4-битного ALU из нескольких 1-битных ALU

Я пытаюсь объединить несколько 1-битных ALU в 4-битный ALU. Я не понимаю, как на самом деле сделать это в VHDL. Вот код для 1-битного ALU, который я использую:

Ошибка добавления std_logic_vector, s