Asignación continua aparentemente no funciona

Estoy trabajando en un filtro FIR, específicamente la línea de retardo.

Confusión entre los programas del modelo de comportamiento y flujo de datos en VHDL

¿Es la asignación de señal (concurrente) dentro de una declaración de proceso secuencial o concurrente?

Por lo que entiendo, todas las declaraciones dentro de un PROCESO se ejecutan secuencialmente. Entonces, ¿qué sucede con una asignación de señal concurrente ...

Compilando * .vhdl en una biblioteca, usando Altera Quartus II

Estoy tratando de usar 'Paquete de punto flotante y punto fijo' como parte de mi diseño de filtro en VHDL. Estoy utilizando Altera Quartus II como en...

Haciendo un divisor de reloj

cambio de señal dentro de un proceso con sentencia if - VHDL

Tengo este código en VHDL. Lo que quiero es levantarme primero cuando hay un evento y luego, el primero es caer por sí mismo. Pero cuando simulo esto, ¡lo pr...

Error (10028): No se pueden resolver varios controladores constantes para la red ... ERROR VHDL

Estoy tratando de escribir un código que detectará un flanco ascendente en la señal din y aumentará el dout durante 5 ciclos de reloj después de que eso suce...

¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?

Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...

Verilog / VHDL - ¿Cómo evitar restablecer los registros de datos dentro de un solo bloque siempre?

Hacer una ALU de 16 bits utilizando ALU de 1 bit

Hola, estoy tratando de crear una ALU de 16 bits a partir de varias ALU de 1 bit. Creé un paquete llamado basic_alu1 que contiene un componente de la ALU de 1 bit. El código para esto es: library ieee; use ieee.std_logic_1164.all; package ...