Ошибка добавления std_logic_vector, s
Я хочу иметь простой модуль, который добавляет два std_logic_vectors. Однако при использовании приведенного ниже кода с оператором + он не синтезируется.
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
entity add_module is
port(
pr_in1 : in std_logic_vector(31 downto 0);
pr_in2 : in std_logic_vector(31 downto 0);
pr_out : out std_logic_vector(31 downto 0)
);
end add_module;
architecture Behavior of add_module is
begin
pr_out <= pr_in1 + pr_in2;
end architecture Behavior;
Сообщение об ошибке, которое я получаю от XST
Строка 17. + не может иметь такие операнды в этом контексте.
Я скучаю по библиотеке? Если возможно, я не хочу преобразовывать входные данные в натуральные числа.
Большое спасибо