Результаты поиска по запросу "verilog"
http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA_rev1_2.pdf
ного озадачен тем, как блокирующие и неблокирующие назначения интерпретируются, когда дело доходит до рисования аппаратной диаграммы. Должны ли мы сделать вывод, что неблокирующее назначение дает нам регистр? Тогда согласно этому утверждениюc <= ...
Verilog: как создать экземпляр модуля
Если у меня есть модуль Verilog "top" и модуль Verilog "subcomponent", как мне создать экземпляр subcomponent в верхней части? Вверх: module top( input clk, input rst_n, input enable, input [9:0] data_rx_1, input [9:0] data_rx_2, output [9:0] ...
Может ли кто-нибудь помочь мне создать испытательный стенд Verilog?
Может кто-нибудь помочь мне написать тестовый стенд или просто ввести код для моего следующего кода. Поскольку у меня нет идей, как написать тестовый стенд, я использую XINLINX. Спасибо module fsmb (input rst,clk,a, output reg x); parameter sta ...
размер порта не соответствует размеру соединения
Я должен написать код Alu.v module ALU( src1_i, src2_i, src3_i, src4_i, ctrl_i, result_o, zero_o ); //I/O ports input [32-1:0] src1_i; input [32-1:0] src2_i; input [4-1:0] src3_i;//shmat is 5 bits instruction[10:6] input [15-1:0] src4_i;//ori ...
Справедливо. Индексирование шины, вероятно, должно начинаться с нуля. Спасибо за отличный ответ.
местилответ [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] веще один ...
Устранение неиспользуемых битов: создание синтезируемых многомерных массивов с различными измерениями
Это дополнительный вопрос отКак я могу итеративно создавать шины параметризованного размера для соединения итеративно созданных ...
Verilog несколько драйверов
Я пытаюсь сделать BCD Counter используя Verilog, который будет подключен к 7-сегментному декодеру. После того, как я его синтезирую, произошла ошибка: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple ...
(Позднее редактирование: упс, исправлена ошибка, связанная с отключением!)
лизую настраиваемый DPRAM, где RAM DEPTH является параметром. Как определить АДРЕС ШИРИНЫ из ГЛУБИНЫ ОЗУ? Я знаю отношение RAM DEPTH = 2 ^ (АДРЕС ШИРИНЫ) т.е. АДРЕСНАЯ ШИРИНА = log (base 2) RAM DEPTH. Как реализовать функцию log (base 2) в ...
Как определить и инициализировать вектор, содержащий только те, в Verilog?
Если я хочу объявить 128-битный вектор из всех, какой из этих методов всегда корректен? wire [127:0] mywire; assign mywire = 128'b1; assign mywire = {128{1'b1}}; assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;
X - неизвестное состояние ... что такое состояние сброса триггера при включении питания? X. Это может быть 0 или 1 в реальности. Z является неизвестным напряжением / плавающим состоянием, как то, что вы получаете, когда к сети не подключены какие-либо выходы.
разница между: if (dataoutput[7:0] == 8'bx) beginа также if (dataoutput[7:0] === 8'bx) beginПосле выполненияdataoutput = 52'bxвторой дает 1, а первый дает 0. Почему? (0 или 1 - результат сравнения.)