Resultados de la búsqueda a petición "xilinx"
Cómo inicializar contenidos de RAM de bloque inferido (BRAM) en Verilog
Tengo problemas para inicializar el contenido de un carnero inferido en Verilog. El código para el carnero es el siguiente: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input ...
Ejecución de ARM TrustZone Secure / Normal world "en ZedBoard
¿Alguien sabe cómo implementar el ejemplo de TrustZone que ejecuta "Mundo seguro" y "Mundo normal" que se encuentra en el sitio web de do...
Verilog multiples drivers
Estoy intentando hacer un contador BCD usando Verilog que se conectará a un decodificador de 7 segmentos.Después de que lo sintetice, el error ocurrió así:
Cómo verificar el rendimiento del tiempo en un programa C ++ en Zedboard
He implementado un código C ++ en un Zedboard. Se compila y se ejecuta perfectamente, pero ahora me gustaría comprobar el rendimiento para optimizar algunas funciones. He revisado algunos hilos aquí (Probar el rendimiento de una aplicación C ...
Verilog, FPGA, uso de un registro unificado.
Tengo una pregunta sobre lo que me parece un comportamiento extraño de un controlador AGC / SPI en el que estoy trabajando. Se hace en Verilog, apuntando a u...
Vaciar caché a DRAM
Estoy usando una plataforma Xilinx Zynq con una región de memoria compartida entre el HW programable y el procesador ARM.He reservado esta memoria utilizando...
Síntesis de VHDL - FF / Latch Constant Value
Estoy tratando de sintetizar un módulo vhdl que he escrito.El código está abajo:
In Verilog imprimiendo el valor entero con signo almacenado en una variable de tipo reg
¿Cómo imprimo un valor entero con signo almacenado en un registro de 8 bits declarado como reg [7: 0] acc; Utilizand $ display ("acc:% d", acc) Imprime el valor sin signo. ¿Cuál es la sintaxis correcta para la función $ display?