Resultados de la búsqueda a petición "vhdl"
VHDL: tabla de verdad en la biblioteca ieee std_logic
Investigué cómo IEEE define sus bibliotecas. Cuando abríbiblioteca stdlogic [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] , Vi algunas tablas de verdad que se definen como constantes. No tengo idea de cómo ...
¿Diferencia entre operadores mod y rem en VHDL?
Me encontré con estas declaraciones en la programación VHDL y no pude entender la diferencia entre los dos operadores mod y rem 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)
Altera Quartus Error (12007): la entidad de diseño de nivel superior "alt_ex_1" no está definida
He examinado todas las preguntas anteriores y nadie parece tener un problema tan simple como el mío. También he buscado en la web y no puedo encontrar una solución. Soy nuevo en VHDL y estoy tratando de compilar el ejemplo simple ...
ACTIV HDL - VHDL- "La señal no se puede sintetizar, descripción síncrona incorrecta"
Tengo un error al sintetizar este código en Xillinx. Este error es: "La señal Z_1 no se puede sintetizar, descripción síncrona incorrecta" entity uk3 is port( rst : in BIT; C : in INTEGER; clk : in BIT; S : out INTEGER ); end uk3; --}} End of ...
se encontraron definiciones '0' del operador "+" en VHDL
Al principio quiero señalar que este es mi primer intento con VHDL, así que sé amable. Quiero leer las entradas X1 ... X4 y producir la suma de las de la salida. Este es mi código library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity counter_of_aces ...
Circuito de sincronización VHDL VGA
¿Alguien puede decirme cómo este circuito incrementa h_count_reg y v_count_reg? Realmente no lo veo. Además, ¿qué quieren decir con la salida se almacena exactamente? ¿Solo se retrasó un píxel? Realmente tampoco veo eso. ¡Gracias! library ...
Mejores formas de implementar una operación de módulo (pregunta de algoritmo)
He estado tratando de implementar un exponente modular recientemente. Estoy escribiendo el código en VHDL, pero estoy buscando consejos de una naturaleza más algorítmica. El componente principal del exponente modular es un multiplicador modular ...
VHDL - FSM no se inicia (SOLO en simulación de temporización)
Estoy trabajando para mi tesis de maestría y soy bastante nuevo en VHDL, pero aún tengo que implementar algunas cosas complejas. Esta es una de las estructuras más fáciles que tuve que escribir, y todavía me encuentro con algunos problemas. Es ...
Crear una matriz genérica cuyos elementos tengan un ancho creciente en VHDL
¿Es posible crear una matriz cuyos elementos tengan un ancho creciente? Por ejemplo, supongamos que X es una matriz que tiene 10 elementos; X (0) es std_logic_vector (3 abajo 0) X (1) es std_logic_vector (4 abajo 0) ... X (9) es std_logic_vector ...
Multiplicación por suma de series de potencia con términos negativos
¿Cómo puedo calcular un multiplicando de coma flotante en Verilog? Hasta ahora, generalmente uso shift << 1024, luego el número de coma flotante se convierte en entero. Luego hago algunas operaciones, luego >> 1024 para obtener una fracción de ...