Результаты поиска по запросу "vhdl"
Что означает 1-, 2- или 3-процессный процесс для FSM в VHDL?
Похоже, что существует довольно много споров о том, как кодировать конечные автоматы (FSM) в VHDL. Люди говорят об однопроцессных, двухпроцессорных или трехп...
VHDL VGA схема синхронизации
Может кто-нибудь сказать, пожалуйста, как эта схема увеличивает h_count_reg и v_count_reg ?? Я действительно не вижу этого. И что они подразумевают под выход...
Код ошибки VHDL 10500
Новичок в VHDL, и я пытаюсь сделать декодер от 6 до 64. У меня написан работающий декодер с 3 по 8, и мне нужно использовать его (точнее 9 из них), чтобы сде...
Лучшие способы реализации операции по модулю (вопрос об алгоритме)
Недавно я пытался реализовать модульный экспонент. Я пишу код на VHDL, но я ищу совет более алгоритмического характера. Основным компонентом модульного экспо...
Создание универсального массива, элементы которого имеют растущую ширину в VHDL
Можно ли создать массив, элементы которого имеют увеличивающуюся ширину. Например, допустим, что X - это массив из 10 элементов;X (0) - это std_logic_vector ...
Умножение путем суммирования степенных рядов с отрицательными членами
Как вычислить мультипликатор с плавающей запятой в Verilog? До сих пор я обычно использую shift << 1024, затем число с плавающей точкой становится целы...
подписано в std_logic_vector, результаты среза
Мне нужно принять абсолютное значение результата, и меня интересуют только самые важные биты. Вот что я сделал:
Использование массива std_logic_vector в качестве типа порта, причем оба диапазона используют общий
Можно ли создать сущность с портом, который является массивом std_logic_vectors, с размером как массива, так и std_logic_vector, полученного из обобщенных эл...
Профессиональная VHDL IDE? [закрыто]
Есть ли хорошая IDE для работы с проектами VHDL? Или большинство профессионалов работают с emacs / vim / notepad ++?