Resultados da pesquisa a pedido "vhdl"
VHDL: tabela verdade na biblioteca ieee std_logic
Examinei como o IEEE define suas bibliotecas. Quando eu abribiblioteca stdlogic [https://standards.ieee.org/downloads/1076/1076.2-1996/std_logic_1164-body.vhdl] , Vi algumas tabelas de verdade que são definidas como constantes. Não faço ideia de ...
Diferença entre operadores mod e rem em VHDL?
Me deparei com essas declarações na programação VHDL e não conseguia entender a diferença entre os dois operadores mod e rem 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)
Altera Quartus Error (12007): A entidade de design de nível superior “alt_ex_1” é indefinida
Analisei todas as perguntas anteriores e ninguém parece ter um problema tão simples quanto o meu. Também pesquisei na web e não consigo encontrar uma solução. Eu sou novo no VHDL e estou tentando compilar o exemplo simples fornecido pela Altera, ...
O que significa 1, 2 ou 3 processos para um FSM em VHDL?
Parece que há bastante debate sobre como codificar FSMs (máquinas de estados finitos) em VHDL. As pessoas falam sobre FSMs de 1 processo, 2 processos ou 3 processos como se todos soubessem exatamente o que isso significa e o que cada processo ...
encontrou '0' definições de operador “+” em VHDL
No começo, quero ressaltar que esta é minha primeira tentativa com VHDL, então seja gentil. Quero ler as entradas X1 ... X4 e produzir a soma das entradas de saída. Esse meu código library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ...
Circuito de sincronização VHDL VGA
Alguém pode me dizer como esse circuito incrementa h_count_reg e v_count_reg ?? Eu realmente não vejo isso. Além disso, o que eles significam com a saída é armazenado em buffer exatamente? É apenas atrasado por um pixel? também não vejo isso. ...
Código de erro VHDL 10500
Novo no Vhdl e estou tentando criar um decodificador de 6 a 64. Eu tenho um decodificador em funcionamento de 3 a 8 gravado e preciso usá-lo (9 deles para ser exato) para fazer 6 a 64. Continuo recebendo o código de erro 10500 onde declaro meu ...
Melhores maneiras de implementar uma operação de módulo (questão de algoritmo)
Eu tenho tentado implementar um exponenciador modular recentemente. Estou escrevendo o código em VHDL, mas estou procurando conselhos de natureza mais algorítmica. O principal componente do exponenciador modular é um multiplicador modular que eu ...
VHDL - FSM não inicia (APENAS na simulação de tempo)
Estou trabalhando para minha tese de mestrado e sou bastante novo em VHDL, mas ainda tenho que implementar algumas coisas complexas. Essa é uma das estruturas mais fáceis que tive que escrever e ainda estou encontrando alguns problemas. É um FSM ...
Criando uma matriz genérica cujos elementos têm largura crescente em VHDL
É possível criar uma matriz cujos elementos tenham largura crescente. Por exemplo, digamos que X é uma matriz que possui 10 elementos; X (0) é std_logic_vector (3 até 0) X (1) é std_logic_vector (4 até 0) ... X (9) é std_logic_vector (12 até 0)