Resultados de la búsqueda a petición "verilog"
Ancho de funciones independientes
¿Es posible escribir una función que pueda detectar el ancho de datos de entrada automáticamente? Por ejemplo, considere la siguiente función de paridad: function parity; input [31:0] data; parity = ^ data; endfunction Cuandoparity(data) se ...
Los estados en esta máquina FSM están cambiando demasiado rápido debido a un problema con el reloj que actualiza el estado actual
Estoy en el proceso de implementar una máquina de estados finitos en verilog, y he encontrado un problema. Sin embargo, sé cuál es el problema, pero no estoy seguro de cómo solucionarlo. Este es mi código actual: module moore_SM(clk, rstn, btn, ...
Matriz de parámetros en Verilog
¿Es posible crear una matriz de parámetros en verilog? Por ejemplo, algo como lo siguiente: parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}Si no es posible, ¿cuál podría ser la solución alternativa? Gracias por adelantado
¿Cómo NO usar los bucles while () en verilog (para síntesis)?
Tengo la costumbre de desarrollar muchos bancos de pruebas y usar bucles for () y while () para fines de prueba. Esta bien. El problema es que he adoptado este hábito para codificar circuitos que deberían ser sintetizables. XST y otros se niegan ...
¿Usando una asignación continua en un procedimiento Verilog?
¿Es posible y / o útil utilizar una asignación continua en un procedimiento de Verilog? Por ejemplo, ¿habría alguna razón para poner unassign dentro de unalways ¿bloquear? Por ejemplo este código: always @(*) begin assign data_in = Data; ...
Verilog muestras firmadas vs no firmadas y primero
Suponiendo que tengo un registroreg [15:0] my_reg, que contiene un bit de 16 firmadomuestra: ¿Cómo convierto la muestra de firmado a no firmado? he leídoeste artículo de Wikipedia [http://en.wikipedia.org/wiki/Signed_number_representations], ...
Verilog bit cambiar ubicación
Suponiendo que tengo un registroreg [15:0] my_reg, que contiene un bit de 16 firmadomuestra: ¿Cómo puedo encontrar el lugar donde se encuentra el primer cambio de bit? Es decir, que si se supone quemy_reg = 16'b0001011011010111, ¿cómo puedo ...
¿Cómo implementaría esta lógica digital en Verilog o VHDL?
Publiqué unresponder [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] aotra pregunta de ...
¿Cómo usar la activación de reloj en RTL?
Soy un reloj que abre algunaspestilloy lógica en mi diseño. No tengo mucha experiencia en síntesis, lugar y ruta. ¿Cuál es la forma correcta de implementar la activación de reloj en RTL? Ejemplo 1: always_comb begin gated_clk = clk & ...
Pasar parámetros a los módulos Verilog
Estoy en el proceso de escribir algunos módulos Verilog para un diseño FPGA. Miré en internet para descubrir cómo mejor parametrizo mis módulos. Veo dos métodos diferentes que ocurren a menudo. Incluí un ejemplo a continuación de las dos ...