Suponiendo que tengo un registroreg [15:0] my_reg, que contiene un bit de 16firmado muestra:

¿Cómo convierto la muestra de firmado a no firmado? he leídoeste artículo de Wikipedia, y conozco el complemento de 2 bits para números con signo, pero ¿cómo realizo esta conversión en Verilog de manera eficiente? (No sé simy_reg es positivo o negativo, y cambia en cada ciclo de reloj = recibo una nueva muestra en cada borde de reloj positivo).

El objetivo final (para agregar un poco de contexto) es implementar un control de ganancia automático (AGC) incorporado digital FPGA.

EDITAR: Como sugerí, he dividido las dos preguntas en dos publicaciones diferentes. Mira el otroaquí