Suchergebnisse für Anfrage "verilog"
Erkennung eines vorzeichenbehafteten Multiplikationsüberlaufs in Verilog
Anfänger hier. Ich versuche, einen einfachen 16-Bit-Mikroprozessor in Verilog zu codieren und auf einem Spartan 6 zu implementieren. Die ALU implementiert alle signierten Operationen (überhaupt keine nicht signierten Operationen). Alle Eingänge ...
Wie verwende ich Clock Gating in RTL?
Ich schalte einiges einverriegelnund Logik in meinem Design. Ich habe nicht viel Erfahrung in Synthese und Ort & Route. Was ist der richtige Weg, um Clock Gating in RTL zu implementieren? Beispiel 1: always_comb begin gated_clk = clk & ...
Parameter an Verilog-Module übergeben
Ich bin gerade dabei, einige Verilog-Module für ein FPGA-Design zu schreiben. Ich habe mich im Internet umgesehen, um herauszufinden, wie ich meine Module am besten parametriere. Ich sehe zwei verschiedene Methoden, die häufig vorkommen. Ich habe ...
Multiplikation durch Potenzreihensummierung mit negativen Termen
Wie kann ich in Verilog einen Gleitkomma-Multiplikanden berechnen? Bisher benutze ich normalerweise shift << 1024, dann wird die Gleitkommazahl zur Ganzzahl. Dann führe ich einige Operationen durch und dann >> 1024, um wieder einen Bruch zu ...
wie kann ich einen festen Bruch auf die ganze Zahl @ anwende
Ich möchte mit einem modifizierten Bruch wie folgt auf eine ganze Zahl multiplizieren: (Multiplikation durch Potenzreihensummierung mit negativen ...
Verilog: "... ist keine Konstante"
Ich habe drei Drähte wie folgt erstellt: wire [11:0] magnitude; wire [3:0] bitsEnd; wire [3:0] leadingBits;Sie sind alleassigned Ausdruck mit kombinatorischer Logik. Der folgende Code funktioniert einwandfrei: assign leadingBits[3] = ...
Wie deklariere und verwende ich 1D- und 2D-Bytearrays in Verilog?
Wie deklariere und verwende ich 1D- und 2D-Bytearrays in Verilog? z.B. wie mache ich so etwas wie byte a_2D[3][3]; byte a_1D[3]; // using 1D for (int i=0; i< 3; i++) { a_1D[i] = (byte)i; } // using 2D for (int i=0; i< 3; i++) { for (int j=0; j< ...
Wie kann ich ein Modul in einer if-Anweisung in Verilog instanziieren?
if (btn[0] == 1) begin operaciones op(A,B,numop,C); display disp(C,led); endIch muss es in diesem instanziieren, wenn, wie kann ich das tun?
VHDL / Verilog bezogene Programmierforen? [geschlossen
Hardware-Design mit VHDL oder Verilog ähnelt heutzutage eher der Programmierung. Ich sehe jedoch, dass SO-Mitglieder nicht so aktiv über VHDL / Verilog-Programmierung sprechen. Gibt es ein Forum zum Thema Hardware-Design mit Verilog / VHDL / ...
Was ist der Unterschied zwischen reg und wire in einem Verilog-Modul?
Was ist der Unterschied zwischen einer Ausrichtung und einem Draht? Wann sollen wir reg verwenden und wann sollen wir wire in einem Verilog-Modul verwenden. Mir ist auch mal aufgefallen, dass eine Ausgabe wieder als reg deklariert wird. ZB reg Q ...