Resultados da pesquisa a pedido "verilog"
Matriz de parâmetros em Verilog
É possível criar uma matriz de parâmetros no verilog? Por exemplo, algo como o seguinte: parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}Se não for possível, qual poderia ser a solução alternativa? desde já, obrigado
Como NÃO usar loops while () no verilog (para síntese)?
Eu adquiri o hábito de desenvolver muitos bancos de teste e usar loops for () e while () para fins de teste. Isso é bom. O problema é que adotei esse hábito de codificar circuitos que deveriam ser sintetizáveis. O XST e outros se recusam ...
Usando uma atribuição contínua em um procedimento Verilog?
É possível e / ou útil usar uma atribuição contínua em um procedimento Verilog? Por exemplo, haveria alguma razão para colocar umassign dentro de umalways quadra? Por exemplo, este código: always @(*) begin assign data_in = Data; endAlém disso, ...
Verilog assinado vs amostras não assinadas e primeiro
Supondo que eu tenha um registroreg [15:0] my_reg, que contém um arquivo de 16 bitsassinadoamostra: Como converter a amostra de assinado para não assinado? eu lieste artigo da Wikipedia ...
Verilog bit mudar local
Supondo que eu tenha um registroreg [15:0] my_reg, que contém um arquivo de 16 bitsassinadoamostra: Como posso encontrar o local onde a primeira alteração de bit está localizada? Ou seja, se assumindo quemy_reg = 16'b0001011011010111, como posso ...
Detecção de estouro de multiplicação assinada no Verilog
Iniciante aqui. Estou tentando codificar um microprocessador simples de 16 bits no Verilog e implementá-lo no Spartan 6. A ALU implementa todas as operações assinadas (nenhuma operação não assinada). Todas as entradas são fios e são assinadas. O ...
Como usar o clock gating em RTL?
Estou relógio bloqueando algunsrobustoe lógica no meu design. Não tenho muita experiência em síntese, lugar e rota. Qual é a maneira correta de implementar o clock gating em RTL? Exemplo 1: always_comb begin gated_clk = clk & latch_update_en; ...
Passando parâmetros para os módulos Verilog
Estou escrevendo alguns módulos da Verilog para um projeto FPGA. Olhei em volta da internet para descobrir como eu melhor parametrize meus módulos. Eu vejo dois métodos diferentes ocorrendo frequentemente. Incluí um exemplo abaixo das ...
Multiplicação pelo somatório de séries de potência com termos negativos
Como posso calcular um multiplicando de ponto flutuante no Verilog? Até agora, eu costumo usar shift << 1024, e o número do ponto flutuante passa a inteiro. Depois, faço algumas operações e, em seguida, >> 1024 para obter uma ...
como posso aplicar uma fração fixa ao número inteiro
Gostaria de multiplicar para número inteiro com fração modificada da seguinte forma (Multiplicação pelo somatório de séries de potência com termos ...