Verilog, FPGA, Verwendung eines einheitlichen Registers

Java Enum-based State Machine (FSM): Ereignisse übergeben

Ich verwende mehrere enum-basierte Zustandsautomaten in meiner Android-Anwendung. Während diese sehr gut funktionieren, suche ich nach einem Vorschlag, wie Ereignisse, normalerweise von registrierten Rückrufen oder von Eventbus-Nachrichten, ...

Finite-State-Machine- und Inter-FSM-Signalisierung

Was bedeutet 1-, 2- oder 3-Prozess für eine FSM in VHDL?

Es scheint, als gäbe es einige Debatten darüber, wie Finite-State-Machines (FSMs) in VHDL codiert werden können. Die Leute sprechen von 1-Prozess-, 2-Prozess- oder 3-Prozess-FSMs, als ob jeder genau wüsste, was es bedeutet und was jeder Prozess ...

VHDL: Schaltfläche entprellen in einem Mealy State Machine

Hi Ich versuche, eine mehlige Maschine mit VHDL zu implementieren, aber ich muss den Tastendruck entprellen. Mein Problem ist, dass ich nicht sicher bin, wo ich das Entprellen implementieren soll. Meine aktuelle Arbeit sieht so aus: process(clk) ...

Konvertieren eines regulären Ausdrucks in eine Zustandsmaschine

Hätten Sie einen Tipp zum Algorithmus, um einen regulären Ausdruck in eine endliche Zustandsmaschine umzuwandeln? Zum Beispiel ein Algorithmus, der einen reg...

Warum ist {a ^ n a ^ n | n> = 0} regulär?

Ich verstehe den Grund und den Beweis warum{a^n b^n | n >= 0} ist NICHT regelmäßig. Warum ist {a ^ nb ^ n | n> = 0} nicht regulär? [https://stackoverflow.com/questions/2309752/why-is-anbn-n-0-not-regular] Die Lösung einer meiner Übungen ...

Beinhaltet C # endliche Zustandsmaschinen?

VHDL - FSM startet nicht (NUR in der Timingsimulation)

Ich arbeite für meine Masterarbeit und bin ziemlich neu in VHDL, aber ich muss noch einige komplexe Dinge implementieren. Dies ist eine der einfachsten Strukturen, die ich schreiben musste, und trotzdem stoße ich auf einige Probleme. Es ist ...