So initialisieren Sie den Inhalt des abgeleiteten Block-RAM (BRAM) in Verilog

Ich habe Probleme beim Initialisieren des Inhalts eines abgeleiteten Arbeitsspeichers in Verilog. Der Code für den Widder lautet wie folgt: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given ...