Suchergebnisse für Anfrage "verilog"
Verilog / VHDL - Wie vermeide ich das Zurücksetzen von Datenregistern innerhalb eines einzelnen Always-Blocks?
Ich möchte das Zurücksetzen von Datenregistern vermeiden, die nicht zurückgesetzt werden müssen. Wenn zum Beispiel Daten durch Pipelinestufen gestreamt werden und jede Stufe ein gültiges Bit hat, müssen die Datenregister nicht zurückgesetzt ...
Was ist das abgeleitete Latch und wie wird es erstellt, wenn die else-Anweisung in if condition fehlt. Kann jemand dies kurz erklären?
Ich habe versucht, die abgeleitete Verriegelung und den Grund für die interne Verwendung herauszufinden, konnte jedoch keine Ressourcen mit ausreichenden Details finden.
Verilog-Blockierungszuweisung
Ich bin etwas neu bei Verilog. Ich weiß, dass wir in einem Clock-Prozess nicht blockierende Zuweisungen verwenden sollten, und in einem Non-Clock-Prozess verwenden wir blockierende Zuweisungen. Ich bin auf diesen Code gestoßen, als ich den Code ...
Die Zustände in dieser FSM-Maschine ändern sich zu schnell, da die Uhr den aktuellen Zustand nicht aktualisiert
Ich bin gerade dabei, eine Finite-State-Maschine in Verilog zu implementieren, und bin auf ein Problem gestoßen. Ich weiß jedoch, wo das Problem liegt, bin mir aber nicht sicher, wie ich es beheben soll. Das ist mein aktueller Code: module ...
Wofür steht 3'bzzz in Verilog?
Ich habe den folgenden Code, weiß aber nicht, was der ist3'bzzz steht für: `timescale 1ns / 1ps module reg_tercer_estado(entrada,hab,salida); input [2:0] entrada; input hab; output [2:0] salida; reg [2:0] auxsalida; always @(entrada) begin case ...
Parameterarray in Verilog
Ist es möglich, ein Parameterarray in Verilog zu erstellen? Zum Beispiel etwas wie das Folgende: parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2}Wenn es nicht möglich ist, was könnte die alternative Lösung sein? Danke im Voraus
Wie verwende ich while () -Schleifen in Verilog (zur Synthese) NICHT?
Ich habe mir angewöhnt, viele Testbenches zu entwickeln und für () und while () Schleifen zu Testzwecken zu verwenden. Das ist gut. Das Problem ist, dass ich diese Angewohnheit auf das Codieren von Schaltkreisen übertragen habe, ...
Verwenden Sie eine fortlaufende Zuweisung in einem Verilog-Verfahren?
Ist es möglich und / oder sinnvoll, jemals eine fortlaufende Zuordnung in einem Verilog-Verfahren zu verwenden? Zum Beispiel würde es jemals einen Grund geben, eineassign innerhalb einesalways Block? Zum Beispiel dieser Code: always @(*) begin ...
Verilog signierte gegen nicht signierte Proben und zuerst
Vorausgesetzt, ich habe ein Registerreg [15:0] my_reg, die eine 16-Bit enthält unterzeichnetStichprobe: Wie konvertiere ich das Beispiel von signiert nach nicht signiert? ich habe gelesendieser ...
Verilog-Bitwechselspeicherort
Vorausgesetzt, ich habe ein Registerreg [15:0] my_reg, die eine 16-Bit enthält unterzeichnetStichprobe: Wie finde ich den Ort, an dem sich die erste Bitänderung befindet? Das heißt, wenn man das annimmtmy_reg = 16'b0001011011010111, wie kann ich ...