Eliminación de bits no utilizados: creación de matrices multidimensionales sintetizables de diferentes dimensiones

Esta es una pregunta de seguimiento de¿Cómo puedo crear iterativamente buses de tamaño parametrizado para conectar módulos también creados iterativamente?. L...

¿Qué significan los frenillos en Verilog?

Me está costando entender la siguiente sintaxis en verilog:

Verilog / VHDL - ¿Cómo evitar restablecer los registros de datos dentro de un solo bloque siempre?

¿Qué significa variable en verilog?

Me pregunto queassign hd_trs_detected = |hd_trs_match; significa en verilog. Estoy principalmente interesado en el|hd_trs_match parte. Yo se que | significa OR inteligente, pero no estoy seguro de cómo interpretarlo sin un valor antes de|. ¿Es un ...

¿Cómo interpretar las tareas de bloqueo vs no bloqueo en Verilog?

Estoy un poco confundido acerca de cómo se interpretan las tareas de bloqueo y no bloqueo cuando se trata de dibujar un diagrama de hardware. ¿Tenemos que inferir que una asignación sin bloqueo nos da un registro? Entonces de acuerdo con esta ...

Leer una imagen a FPGA desde la PC y volver

Necesito leer una pequeña imagen (formato tif) de la PC al kit FPGA (ALTERA DE2-70) para procesarla, luego escribirla de nuevo en la PC. No tengo idea de cómo hacerlo en Verilog? ¿Se puede hacer en C? Si es así, ¿cómo puedo combinar mi código C ...

Verilog HDL? operador

Lo que hace el?hacer en Verilog? Por ejemplo: ¿qué significa eso del siguiente comando? input first_din; input [7:0] din; output [127:0] parity; reg [127:0] parity; wire [7:0] feedback; assign feedback = din ^ (first_din ? 8'b0 : parity[127:120]);

Algoritmo de reconocimiento de palabras holístico en detalle

¿Dónde puedo encontrar los detalles del algoritmo para el reconocimiento holístico de palabras? ¿Necesito construir un sistema OCR simple en hardware (FPGA en realidad), y las revistas científicas parecen tan abstractas? ¿Existe algún código de ...

¿Qué es el enganche inferido y cómo se crea cuando falta la instrucción else en condición if. ¿Alguien puede explicar brevemente?

Traté de descubrir el pestillo inferido y por qué es necesario internamente, pero no pude encontrar ningún recurso con suficiente detalle.

Asignación de bloqueo de Verilog

Soy algo nuevo en Verilog. Sé que en un proceso de reloj deberíamos usar asignaciones sin bloqueo, y en un proceso sin reloj, usar asignaciones de bloqueo. Me encontré con este código cuando estaba leyendo el código de otra persona. reg ...