Resultados da pesquisa a pedido "verilog"
Eliminando bits não utilizados: criando arrays multidimensionais de dimensões diferentes
Esta é uma pergunta subseqüente deComo posso criar iterativamente barramentos de tamanho parametrizado para conectar módulos também criados iterativamente?. ...
Algoritmo de reconhecimento holístico de palavras em detalhes
Onde posso encontrar detalhes do algoritmo para o reconhecimento holístico de palavras? Preciso construir um sistema simples de OCR em hardware (FPGAs, na verdade), e as revistas científicas parecem tão abstratas? Existem códigos de código ...
Como você implementaria essa lógica digital em Verilog ou VHDL?
Eu postei umresponda [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] paraoutra pergunta ...
Lendo uma imagem para FPGA do PC e do Back
Preciso ler uma imagem pequena (formato tif) do kit PC para FPGA (ALTERA DE2-70) para processamento e depois gravá-la no PC. Não faço ideia de como fazer isso no Verilog? Isso pode ser feito em C? Nesse caso, como posso combinar meu código C / ...
Verilog HDL? operador
O que faz o?fazer em Verilog? Por exemplo: o que isso significa para o seguinte comando? input first_din; input [7:0] din; output [127:0] parity; reg [127:0] parity; wire [7:0] feedback; assign feedback = din ^ (first_din ? 8'b0 : parity[127:120]);
Como interpretar as atribuições de bloqueio versus não bloqueio no Verilog?
Estou um pouco confuso sobre como interpretações de bloqueio e não bloqueio são interpretadas quando se trata de desenhar um diagrama de hardware. Temos que inferir que uma tarefa sem bloqueio nos fornece um registro? Então, de acordo com esta ...
Verilog / VHDL - Como evitar a redefinição de registros de dados em um único bloco sempre?
Eu gosto de evitar a redefinição de registros de dados que não precisam ser redefinidos. Por exemplo, ao transmitir dados pelos estágios do pipeline, se cada estágio tiver um bit válido, não será necessário redefinir os registros de dados. ...
O que é trava inferida e como é criada quando falta a instrução else if if condition.can alguém pode explicar brevemente?
Tentei descobrir a trava inferida e por que ela é necessária internamente, mas não consegui encontrar nenhum recurso com detalhes suficientes.
Funções independentes de largura
É possível escrever uma função que possa detectar a largura dos dados de entrada automaticamente? Por exemplo, considere a função de paridade abaixo: function parity; input [31:0] data; parity = ^ data; endfunction Quandoparity(data) é chamado, ...
o que 3'bzzz significa em verilog?
Eu tenho o código a seguir, mas não sei qual é a3'bzzz apoia: `timescale 1ns / 1ps module reg_tercer_estado(entrada,hab,salida); input [2:0] entrada; input hab; output [2:0] salida; reg [2:0] auxsalida; always @(entrada) begin case (hab) 1'b0: ...