Wofür steht 3'bzzz in Verilog?
Ich habe den folgenden Code, weiß aber nicht, was der ist3'bzzz
steht für:
`timescale 1ns / 1ps
module reg_tercer_estado(entrada,hab,salida);
input [2:0] entrada;
input hab;
output [2:0] salida;
reg [2:0] auxsalida;
always @(entrada)
begin
case (hab)
1'b0: auxsalida=entrada;
1'b1: auxsalida=3'bzzz;
endcase
end
assign salida=auxsalida;
endmodule