Результаты поиска по запросу "vhdl"
в сравнении с VHDL
Я не уверен, что понимаю разницу между «downto» и «to» в vhdl. Я видел некоторые онлайн объяснения, но я все еще не думаю, что понимаю. Кто-нибудь может выложить это для меня?
Verilog / VHDL - Как избежать сброса регистров данных в одном блоке всегда?
Мне нравится избегать сброса регистров данных, которые не нужно сбрасывать. Например, при потоковой передаче данных через этапы конвейера, если каждый этап имеет действительный бит, нет необходимости сбрасывать регистры данных. (Я считаю, что это ...
Когда сигнал должен быть вставлен в список чувствительности процесса
Я не понимаю, когда сигнал, объявленный в архитектуре, должен быть вставлен в список чувствительности процесса. Существует ли общий закон, которым можно следовать в любой ситуации? У меня есть реальные трудности с пониманием, когда мне нужно ...
сдвинуть std_logic_vector из n бит вправо или влево
У меня есть векторsignal tmp : std_logic_vector(15 downto 0) Я должен сдвинуть его влево или вправо из n бит. как я могу реализовать эту операцию. Я думал об операции конкатенации, но я не знал, как ее использовать.
VHDL STD_LOGIC_VECTOR Значения подстановочных знаков
Я пытался написать Finite State Machine на VHDL-коде для простого 16-разрядного процессора, который я реализую на плате Altera DE1. В машине конечных состояний у меня естьCASE оператор, который обрабатывает различные 16-битные инструкции, которые ...
Ошибка (10028): не удается разрешить несколько постоянных драйверов для сети… ОШИБКА VHDL
Я пытаюсь написать код, который будет обнаруживать нарастающий фронт сигнала дин и будет повышать dout в течение 5 тактов после этого. Я продолжаю получать разные ошибки при компиляции, и я не уверен, что они означают. Я думаю, что мне не хватает ...
Как представить Integer больше, чем integer'high
Есть ли способ использовать предопределенные типы из STD_LOGIC_1164 или STD_NUMERIC для представления целого числа в диапазоне от 0 до 2 ^ 32-1? (с учетом целочисленного типа по умолчанию в диапазоне от -2 ^ 31-1 до 2 ^ 31-1) Мне нужно ...
Процесс в VHDL реентерабелен?
Возможно ли два или более последовательных запуска процесса вVHDL? Что произойдет, если произойдет другое событие (в списке сигналов чувствительности), когда последовательное выполнение процесса не завершено? Это возможно или мойVHDL модель для ...
Как я могу читать двоичные данные в VHDL / modelsim без использования специальных двоичных форматов
Немного предыстории:Я пишу тестовый стенд VHDL для локальных сетей MAC. Тестовый стенд состоит из пакета и объединенного файла сущности + архитектуры. Я хочу прочитать кадры Ethernet, которые тестовый стенд отправит на MAC из двоичного файла, ...
clk'event vsising_edge ()
Я всегда использовал это для обнаружения нарастающего фронта: if (clk'event and clk='1') then но это также может быть использовано: if rising_edge(clk) then чтениеэта ...