Компиляция * .vhdl в библиотеку с использованием Altera Quartus II

Я пытаюсь использоватьПлавающая точка и пакет с фиксированной точкой как часть моей конструкции фильтра в VHDL. Я использую Altera Quartus II в качестве сред...

Делаем часы делителя

изменить сигнал внутри процесса с помощью оператора if - VHDL

Ошибка (10028): не удается разрешить несколько постоянных драйверов для сети… ОШИБКА VHDL

VHDL-код (для цикла)

Описание: Я хочу написать код VHDL, который находит наибольшее целое число в массиве A, который представляет собой массив из 20 целых чисел.Вопрос:как должен...

VHDL: невозможно прочитать состояние вывода

Я пытаюсь скомпилировать в ModelSim 10.0, и я получаю сообщение об ошибке: «Не могу прочитать состояние вывода».Вот фрагмент кода. Было бы замечательно, если...

Разница между операторами mod и rem в VHDL?

Я сталкивался с этими утверждениями в программировании на VHDL и не мог понять разницу между двумя операторами mod и rem.

VHDL - FSM не запускается (ПРОСТО в симуляции синхронизации)

Создание универсального массива, элементы которого имеют растущую ширину в VHDL

Можно ли создать массив, элементы которого имеют увеличивающуюся ширину. Например, допустим, что X - это массив из 10 элементов;X (0) - это std_logic_vector ...

подписано в std_logic_vector, результаты среза

Мне нужно принять абсолютное значение результата, и меня интересуют только самые важные биты. Вот что я сделал: