VHDL: невозможно прочитать состояние вывода
Я пытаюсь скомпилировать в ModelSim 10.0, и я получаю сообщение об ошибке: «Не могу прочитать состояние вывода».
Вот фрагмент кода. Было бы замечательно, если бы кто-то мог сказать мне, что я делаю неправильно.
entity controller_entity is
generic( entryCount : positive := 2;
....);
port(
clk : in std_logic;
....
entry_car_entered : out std_logic_vector(0 to entryCount-1)
);
end entity controller_entity;
architecture controller_v1 of controller_entity is
signal cars_entered : std_logic_vector(0 to entryCount-1);
component entry is
port(
clk : in std_logic;
....
car_passed: out std_logic --Output to higher level
);
end component;
begin
CREATE_ENTRANCES: for i in 0 to entryCount-1 generate
entryi : entry port map(clk => clk,
....
car_passed => entry_car_entered(i) -- This line causes the problem.
end generate CREATE_ENTRANCES;
.....
);
end architecture controller_v1;
Я думаю, что смогу это исправить, если я перейду на компиляцию с VHDL 2008, но я стараюсь придерживаться 1993 года. Любые советы по этому вопросу будут высоко оценены.