Resultados de la búsqueda a petición "vhdl"
firmado con std_logic_vector, resultados de corte
Necesito tomar el valor absoluto de un resultado y solo estoy interesado en los bits más significativos. Esto es lo que he hecho: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...
Usando la matriz de std_logic_vector como un tipo de puerto, con ambos rangos usando un genérico
¿Es posible crear una entidad con un puerto que sea una matriz de std_logic_vectors, tanto el tamaño de la matriz como el std_logic_vector provienen de genéricos? Es decir. ¿Es posible crear, por ejemplo. ¿Un multiplexor de bus con el ancho de ...
IDE VHDL profesional? [cerrado]
¿Hay un buen IDE para trabajar con proyectos VHDL? ¿O la mayoría de los profesionales trabajan con emacs / vim / notepad ++?
Error de sintaxis de VHDL
En mi código, tengo las siguientes líneas: architecture Behavioral of L6 is begin with SEL select Z <= '1111110' when '0000', '00110000' when '0001', '1111011' when '1001';Hay un error de sintaxis "cerca de" (la primera línea con una comilla ...
¿Cómo hacer una simple simulación Aldec Active-HDL con forma de onda usando secuencias de comandos Tcl?
Tener un banco de pruebas simple como: entity tb is end entity; architecture syn of tb is signal show : boolean; begin show <= TRUE after 10 ns; end architecture;ModelSim GUI permite la simulación y la visualización de formas de onda con un ...
Máquina de estado VHDL con varios retrasos: ¿el mejor enfoque?
Esta es una pregunta genérica que me ha molestado desde que pude entender los conceptos básicos de una máquina de estados finitos. Supongamos que tengo cuatro estados s0 - s3, donde el FSM se iniciará automáticamente en 's0' después de aplicar la ...
¿Foros de programación relacionados con VHDL / Verilog? [cerrado]
El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...
VHDL: rebote de botón dentro de una máquina de estado Mealy
Hola, estoy tratando de implementar una máquina harinosa usando VHDL, pero tendré que eliminar el botón presionando. Mi problema es que no estoy seguro de dónde debo implementar la eliminación de rebotes. Mi trabajo actual es así: process(clk) ...
¿Por qué necesito volver a declarar componentes VHDL antes de instanciarlos en otras arquitecturas?
Me rasqué la cabeza desde mi primera clase de VHDL y decidí publicar mi pregunta aquí. Dado que tengo una entidad declarada (y también una arquitectura de la misma) y quiero instanciarla dentro de otra arquitectura, ¿por qué aparentemente ...
¿Es una mala práctica el uso de rising_edge en señales sin reloj? ¿Hay alternativas?
Estoy trabajando en un diseño VHDL y lo tengo funcionando, pero el código es bastante feo y el hecho de que parece que estoy tratando de evitar el diseño del lenguaje para lograr mi objetivo me hace sentir que algo está mal. Soy bastante nuevo en ...