Resultados de la búsqueda a petición "vhdl"
código vhdl (para bucle)
Descripción: quiero escribir código vhdl que encuentre el número entero más grande en la matriz A, que es una matriz de 20 enteros. Pregunta: ¿Cómo debería ser mi algoritmo para ingresar dónde están las declaraciones secuenciales? mi código ...
VHDL: no se puede leer el estado de salida
Estoy intentando compilar en ModelSim 10.0 y recibo un error de compilación que dice: 'No se puede leer el estado de salida'. Aquí hay un fragmento del código. Sería genial si alguien pudiera decirme qué estoy haciendo mal. entity ...
¿Diferencia entre operadores mod y rem en VHDL?
Me encontré con estas declaraciones en la programación VHDL y no pude entender la diferencia entre los dos operadores mod y rem 9 mod 5 (-9) mod 5 9 mod (-5) 9 rem 5 (-9) rem 5 9 rem (-5)
VHDL - FSM no se inicia (SOLO en simulación de temporización)
Estoy trabajando para mi tesis de maestría y soy bastante nuevo en VHDL, pero aún tengo que implementar algunas cosas complejas. Esta es una de las estructuras más fáciles que tuve que escribir, y todavía me encuentro con algunos problemas. Es ...
Crear una matriz genérica cuyos elementos tengan un ancho creciente en VHDL
¿Es posible crear una matriz cuyos elementos tengan un ancho creciente? Por ejemplo, supongamos que X es una matriz que tiene 10 elementos; X (0) es std_logic_vector (3 abajo 0) X (1) es std_logic_vector (4 abajo 0) ... X (9) es std_logic_vector ...
Multiplicación por suma de series de potencia con términos negativos
¿Cómo puedo calcular un multiplicando de coma flotante en Verilog? Hasta ahora, generalmente uso shift << 1024, luego el número de coma flotante se convierte en entero. Luego hago algunas operaciones, luego >> 1024 para obtener una fracción de ...
firmado con std_logic_vector, resultados de corte
Necesito tomar el valor absoluto de un resultado y solo estoy interesado en los bits más significativos. Esto es lo que he hecho: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'length) + r4(calc_cnt - 1) + ...
Usando la matriz de std_logic_vector como un tipo de puerto, con ambos rangos usando un genérico
¿Es posible crear una entidad con un puerto que sea una matriz de std_logic_vectors, tanto el tamaño de la matriz como el std_logic_vector provienen de genéricos? Es decir. ¿Es posible crear, por ejemplo. ¿Un multiplexor de bus con el ancho de ...
VHDL: rebote de botón dentro de una máquina de estado Mealy
Hola, estoy tratando de implementar una máquina harinosa usando VHDL, pero tendré que eliminar el botón presionando. Mi problema es que no estoy seguro de dónde debo implementar la eliminación de rebotes. Mi trabajo actual es así: process(clk) ...
¿Por qué necesito volver a declarar componentes VHDL antes de instanciarlos en otras arquitecturas?
Me rasqué la cabeza desde mi primera clase de VHDL y decidí publicar mi pregunta aquí. Dado que tengo una entidad declarada (y también una arquitectura de la misma) y quiero instanciarla dentro de otra arquitectura, ¿por qué aparentemente ...