¿Cuándo se asignan las señales en VHDL?
Considerando este código:
architecture synth of my_entity is
signal a : std_logic;
begin
a <= c and d;
b <= a and c;
end synth;
a segunda línea va a respetar esaa cambió en el otro proceso o son todas las señales solo al final dearquitectur asignado?