¿Cuándo se asignan las señales en VHDL?

Question

Oct 10, 2011, 11:18 PM

Considerando este código:

architecture synth of my_entity is
    signal a : std_logic;
begin

    a <= c and d;
    b <= a and c;

end synth;

a segunda línea va a respetar esaa cambió en el otro proceso o son todas las señales solo al final dearquitectur asignado?

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