Ich möchte ein einfaches Modul haben, das zwei std_logic_vectors hinzufügt. Wenn Sie jedoch den folgenden Code mit dem Operator + verwenden, wird keine Synthetisierung durchgeführt.

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity add_module is
        port(
  pr_in1   : in std_logic_vector(31 downto 0);
  pr_in2   : in std_logic_vector(31 downto 0);
  pr_out   : out std_logic_vector(31 downto 0)  
        );
end add_module;

architecture Behavior of add_module is

begin

    pr_out <= pr_in1 + pr_in2;

end architecture Behavior;

Die Fehlermeldung, die ich von XST bekomme

Line 17. + kann in diesem Zusammenhang keine solchen Operanden haben.

Habe ich eine Bibliothek vermisst? Wenn möglich, möchte ich die Eingaben nicht in natürliche Zahlen umwandeln.

Danke vielmal