на некоторый код, который я поддерживаю в System Verilog, я вижу некоторые сигналы, которые определены следующим образом:

node [range_hi:range_lo]x;

и другие, которые определены так:

node y[range_hi:range_lo];

Я это понимаюx определяется как упакованный, в то время какy определяется как распакованный. Однако я понятия не имею, что это значит.

В чем разница между упакованными и неупакованными векторами в System Verilog?

Редактировать: Отвечая на ответ @ Empi, почему разработчик оборудования, пишущий на SV, должен заботиться о внутреннем представлении массива? Есть ли случаи, когда яне должен или жене может использовать упакованные сигналы?