Olhando para algum código que estou mantendo no System Verilog, vejo alguns sinais definidos assim:

node [range_hi:range_lo]x;

e outros que são definidos assim:

node y[range_hi:range_lo];

Eu entendi aquilox é definido como empacotado, enquantoy é definido como descompactado. No entanto, não tenho ideia do que isso significa.

Qual é a diferença entre vetores compactados e descompactados no System Verilog?

Editar: Respondendo à resposta da @ Empi, por que um designer de hardware que está escrevendo em SV se preocupa com a representação interna da matriz? Há momentos em que eunão deveria ounão pode usar sinais compactados?