Результаты поиска по запросу "vhdl"
Является ли (одновременное) распределение сигналов внутри оператора процесса последовательным или параллельным?
Из того, что я понимаю, все утверждения внутри ПРОЦЕССА выполняются последовательно. Так что же происходит с параллельным назначением сигнала (<=)? Работает ли он так же, как последовательное присвоение (: =), или выполняется после ...
Компиляция * .vhdl в библиотеку с использованием Altera Quartus II
Я пытаюсь использовать пакет с плавающей запятой и пакет с фиксированной запятой как часть моей конструкции фильтра в VHDL. Я использую Altera Quartus II в качестве среды разработки. Я скачал пакет файлов с сайта: http://www.vhdl.org/fphdl/ ...
Библиотеки не обязательно соответствуют папкам на вашем диске. Библиотеки содержат объекты, архитектуры, пакеты, тела пакетов и / или конфигурации. Вы указываете ModelSim, в какой библиотеке данный файл идет в командной строке:
ощью Ada я могу разделить свои модульные блоки на спецификации и тело с помощью файлов .ads и .adb. Можно ли отделить сущность VHDL от архитектуры? Если да, есть ли соглашение об именах или рекомендуемый стиль для этого? И могут ли объекты быть ...
будьте постоянными, поскольку это зависит от генериков, которые являются постоянными к моменту разработки дизайна.
аюсь преобразовать некоторый код Verilog, который производит более медленные часы из более быстрых часов для модуля UART. Оригинальный код verilog основан на модуле на fpga4fun.com, и это моя попытка перевести его для моего VHDL-дизайна. entity ...
Делаем часы делителя
Я нашел этот код в том, как сделать делитель часов. У меня есть общее понимание того, как сделать разделитель с помощью счетчиков, но я не уверен, что делает этот код и почему он это делает. entity clkdiv is Port ( mclk : in STD_LOGIC; clr : in ...
+1 Хороший ответ, не могли бы вы рассказать, как синхронизировать сброс настроек? Используете ли вы схему синхронизатора, или какой-то счетчик? Спасибо!
огда не инициализировал сигналы. Таким образом, любой сигнал, пропускающий сброс или назначение, будет неизвестен или инициализирован. В некоторых ссылочных кодах они имеют инициализацию. Это побеждает то, что я хочу. Кроме того, поскольку ...
Вы также можете определить все эти имена с уникальными именами в одном и том же пакете и использовать не объектный псевдоним в entity_declarative_item, block_declarative_item, subprogram_declarative_item, package_declarative_item, package_body_declarative_item, protected_type_body_declarative_item или process_declative_item. С поддержкой -2008 также есть общий тип.
аюсь определить сложный тип (то есть тип, который состоит как из вещественной, так и мнимой части) и пытаюсь найти способ сделать его универсальным. This my current static code: type complex_vector is record Re : signed(15 downto 0); Im : ...
изменить сигнал внутри процесса с помощью оператора if - VHDL
У меня есть этот код в VHDL. То, что я хочу, - это подняться первым, когда наступит событие, а потом - упасть само собой. Но когда я симулирую это, первое никогда не падает! process(rst,clk,sw) begin if (clk'EVENT and clk='1') then if (rst='1') ...
Когда сигналы назначаются в VHDL?
Учитывая этот код: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;Будет ли вторая линия уважать этоa изменены в другом процессе или все сигналы только в концеархитектура назначены?
как задержать сигнал на несколько циклов в vhdl
Как задержать сигнал на заданное количество циклов в VHDL? Количество циклов дано как общее. Любые другие варианты вместо process(CLK) is begin if rising_edge(CLK) then a_q <= a; a_q_q <= a_q; a_q_q_q <= a_q_q; -- etc end if; end process;?