Resultados da pesquisa a pedido "vhdl"
Quando um sinal deve ser inserido na lista de sensibilidade de um processo
Estou confuso sobre quando um sinal declarado em uma arquitetura deve ser inserido na lista de sensibilidade de um process Existe uma lei geral que pode ser seguida em qualquer situaçã Tenho dificuldades reais de entender quando preciso ...
desloque um std_logic_vector de n bit para a direita ou esquerda
Eu tenho um vetorsignal tmp : std_logic_vector(15 downto 0) Tenho que mudar para a esquerda ou direita de n bits. como posso realizar essa operação. Pensei na operação de concatenação, mas não sabia como usá-l
VHDL STD_LOGIC_VECTOR Valores curinga
Estou tentando escrever uma máquina de estado finito em código VHDL para um processador simples de 16 bits que estou implementando em uma placa Altera DE1. Na máquina de estados finitos, eu tenho umCASE instrução que lida com as diferentes ...