как задержать сигнал на несколько циклов в vhdl
Как задержать сигнал на заданное количество циклов в VHDL? Количество циклов дано как общее.
Любые другие варианты вместо
process(CLK) is
begin
if rising_edge(CLK) then
a_q <= a;
a_q_q <= a_q;
a_q_q_q <= a_q_q;
-- etc
end if;
end process;
?