Результаты поиска по запросу "verilog"
Справедливо. Индексирование шины, вероятно, должно начинаться с нуля. Спасибо за отличный ответ.
местилответ [https://stackoverflow.com/questions/480405/finding-the-next-in-round-robin-scheduling-by-bit-twiddling#486480] веще один ...
(Позднее редактирование: упс, исправлена ошибка, связанная с отключением!)
лизую настраиваемый DPRAM, где RAM DEPTH является параметром. Как определить АДРЕС ШИРИНЫ из ГЛУБИНЫ ОЗУ? Я знаю отношение RAM DEPTH = 2 ^ (АДРЕС ШИРИНЫ) т.е. АДРЕСНАЯ ШИРИНА = log (base 2) RAM DEPTH. Как реализовать функцию log (base 2) в ...
X - неизвестное состояние ... что такое состояние сброса триггера при включении питания? X. Это может быть 0 или 1 в реальности. Z является неизвестным напряжением / плавающим состоянием, как то, что вы получаете, когда к сети не подключены какие-либо выходы.
разница между: if (dataoutput[7:0] == 8'bx) beginа также if (dataoutput[7:0] === 8'bx) beginПосле выполненияdataoutput = 52'bxвторой дает 1, а первый дает 0. Почему? (0 или 1 - результат сравнения.)
Символ также полезен всегда, если вы хотите, чтобы ваш модуль был комбинационным, а не последовательным, так как всегда есть что-то, что меняется при изменении любого входа.
я есть простой вопрос относительно того, как написатьalways блок в модуле Verilog. Если у меня есть следующие входные данные в моем модуле Verilog: input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded ...
Чтение HEX файла будет работать так:
пно меня заставляют заглянуть в некоторый Verilog TestBench-код, который интенсивно использует $ readmemh и $ writememh. Я понял, что это в основном чтение в память и запись в память. Я буду рад, если вы сможете указать на некоторые ресурсы, ...
+1 Хороший ответ, не могли бы вы рассказать, как синхронизировать сброс настроек? Используете ли вы схему синхронизатора, или какой-то счетчик? Спасибо!
огда не инициализировал сигналы. Таким образом, любой сигнал, пропускающий сброс или назначение, будет неизвестен или инициализирован. В некоторых ссылочных кодах они имеют инициализацию. Это побеждает то, что я хочу. Кроме того, поскольку ...
Verilog баррель Shifter
Я хочу создать 64-битный бочкообразный механизм в verilog (поверните прямо сейчас). Я хочу знать, есть ли способ сделать это без написания заявления о 65 частях дела? Есть ли способ написать простой код, такой как: Y = {S[i - 1:0], S[63:i]};Я ...
сравнивая числа, чтобы отсортировать, затем получить среднее значение
Сортировка пяти целых чисел с использованием побитовых операторов или операторов сравнения может быть достигнута, сначала получив наибольшее число, затем второе наибольшее, затем третье и так далее. Вот мой код для получения наибольшего ...
Правильный способ определения края сигнала в Verilog
я бы хотелобнаружить нарастающий фронт сигналас триггераAA вBB +----+ A ----------------| |----- OUT +----+ | BB | B ----| |------|> | | AA | +----+ clk ----|> | +----+Verilog код: module edge_detect ( input A, input B, input clk, output OUT ); ...
Как определить модуль с параметром в Verilog?
Я хочу определитьadd модуль, у которого есть параметр, но мое объявление нового экземпляра не подходит. Я хочу определить экземпляр этого модуля: module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); assign o = a + b; ...