Результаты поиска по запросу "verilog"
Символ также полезен всегда, если вы хотите, чтобы ваш модуль был комбинационным, а не последовательным, так как всегда есть что-то, что меняется при изменении любого входа.
я есть простой вопрос относительно того, как написатьalways блок в модуле Verilog. Если у меня есть следующие входные данные в моем модуле Verilog: input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded ...
Включить модуль в Verilog
Я хочу включить модуль Verilog в другой файл. Как включить его в код и как скомпилировать код для включения файла заголовка? Это как в с?
verilog количество единиц в массиве
Я пытаюсь узнать количество единиц в 4-битном двоичном числе в Verilog, но ничего не происходит. Я пробовал несколько подходов, это тот, который я думаю, должен работать, но это не так. module ones(one,in); input [3:0]in; output [1:0]one; assign ...
Чтение HEX файла будет работать так:
пно меня заставляют заглянуть в некоторый Verilog TestBench-код, который интенсивно использует $ readmemh и $ writememh. Я понял, что это в основном чтение в память и запись в память. Я буду рад, если вы сможете указать на некоторые ресурсы, ...
+1 Хороший ответ, не могли бы вы рассказать, как синхронизировать сброс настроек? Используете ли вы схему синхронизатора, или какой-то счетчик? Спасибо!
огда не инициализировал сигналы. Таким образом, любой сигнал, пропускающий сброс или назначение, будет неизвестен или инициализирован. В некоторых ссылочных кодах они имеют инициализацию. Это побеждает то, что я хочу. Кроме того, поскольку ...
Лучший способ получить доступ к uvm_config_db из тестового стенда?
Я хочу создать часы в своем тестовом стенде высшего уровня, период которого можно контролировать из теста. Я установил период в uvm_config_db и вернул его в тестовую среду. Мне пришлось поставить # 1, чтобы убедиться, что фаза сборки завершена, ...
Как определить параметризованный мультиплексор с помощью SystemVerilog
Я пытаюсь создать модуль, который переключает х входных пакетов данных в один выходной пакет в соответствии с одним горячим входом. Если бы х было фиксированным значением 4, я бы просто создал оператор case, case (onehot) 4'b0001 : o_data = ...
Verilog баррель Shifter
Я хочу создать 64-битный бочкообразный механизм в verilog (поверните прямо сейчас). Я хочу знать, есть ли способ сделать это без написания заявления о 65 частях дела? Есть ли способ написать простой код, такой как: Y = {S[i - 1:0], S[63:i]};Я ...
сравнивая числа, чтобы отсортировать, затем получить среднее значение
Сортировка пяти целых чисел с использованием побитовых операторов или операторов сравнения может быть достигнута, сначала получив наибольшее число, затем второе наибольшее, затем третье и так далее. Вот мой код для получения наибольшего ...
Verilog / VHDL - Как избежать сброса регистров данных в одном блоке всегда?
Мне нравится избегать сброса регистров данных, которые не нужно сбрасывать. Например, при потоковой передаче данных через этапы конвейера, если каждый этап имеет действительный бит, нет необходимости сбрасывать регистры данных. (Я считаю, что это ...