Wyniki wyszukiwania dla "verilog"
Jak emulować wyświetlanie $ za pomocą makr Verilog?
Chcę utworzyć makro z wieloma parametrami, takimi jak $ display.Mój kod wygląda tak, ale nie działa.
Jak zaimplementować (pseudo) sprzętowy generator liczb losowych
Jak zaimplementować sprzętowy generator liczb losowych w HDL (verilog)?Jakie opcje należy rozważyć?To pytanie jest następującesamodzielna odpowiedź format. Z...
Jak mogę odczytać zmienną środowiskową w Verilog / System Verilog?
Jak mogę odczytać zmienną środowiskową w Verilog? (Działa na symulatorze VCS)Próbuję osiągnąć
Warunkowa instancja modułu verilog
Czy możliwe jest warunkowe utworzenie modułu w wersji verliog?przykład:
Jaka jest różnica między Verilog! i ~?
Skończyło się więc na tym, że błąd, który utrzymywał mnie przez kilka dni, był sekcją kodu, która powinna zostać oceniona na False, która ma wartość True. Mó...
Operator „<<” w Verilog
Mam kod Verilog, w którym znajduje się wiersz w następujący sposób:
Jak zdefiniować sparametryzowany multiplekser za pomocą SystemVerilog
Próbuję utworzyć moduł, który przełącza x pakiety danych wejściowych na pojedynczy pakiet wyjściowy zgodnie z jednym gorącym wejściem.Jeśli x miałoby stałą w...