Resultados de la búsqueda a petición "vhdl"
Hacer una ALU de 4 bits a partir de varias ALU de 1 bit
Estoy tratando de combinar varias ALU de 1 bit en una ALU de 4 bits. Estoy confundido acerca de cómo hacer esto realmente en VHDL. Aquí está el código para la ALU de 1 bit que estoy usando: component alu1 -- define the 1 bit alu component ...
Estilo de proceso VHDL
He estado leyendo varias preguntas aquí, ya que estoy aprendiendo VHDL y siempre estoy buscando mejorar. Sin embargo, este comentario me hizo sentir curiosidad: Problema simple de máquina de ...
ejecución secuencial en la declaración de proceso en vhdl
para la declaración de proceso en vhdl, se dice que el orden de ejecución dentro de una declaración de proceso es secuencial. Mi pregunta es que, primero mire el código a continuación, ¿se asignan las señales a, byc a sus nuevos valores de manera ...
no declaraciones de funciones para el operador
Recibo este mensaje de error: testbench.vhd: 16: 22: no hay declaraciones de funciones para el operador "+" en esta línea: Z <= unsigned(X) + resize(unsigned(Y),X'length);con este código: library IEEE; use IEEE.std_logic_1164.all; use ...
VHDL entidad y diseño de arquitectura
Con Ada puedo dividir mis unidades modulares en especificación y cuerpo con archivos .ads y .adb. ¿Es posible separar la entidad y la arquitectura VHDL? Si es así, ¿hay una convención de nombres o un estilo recomendado para hacer esto? ¿Y se ...
¿Cómo usar parámetros genéricos que dependen de otros parámetros genéricos para las entidades?
Estoy tratando de convertir un código de Verilog que produce un reloj más lento de un reloj más rápido para un módulo UART. El código original de verilog se basa en el módulo en fpga4fun.com, y este es mi intento de traducirlo para mi diseño ...
VHDL: ¿Es posible definir un tipo genérico con registros?
stoy tratando de definir un tipo complejo (es decir, un tipo que consta de una parte real e imaginaria) y estoy tratando de encontrar una manera de hacerlo genérico. This my current static code: type complex_vector is record Re : signed(15 ...
¿Hay alguna razón para inicializar (no restablecer) las señales en VHDL y Verilog?
Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que ...
¿Cuándo se asignan las señales en VHDL?
Considerando este código: architecture synth of my_entity is signal a : std_logic; begin a <= c and d; b <= a and c; end synth;a segunda línea va a respetar esaa cambió en el otro proceso o son todas las señales solo al final dearquitectur asignado?