Resultados de la búsqueda a petición "verilog"

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Verilog bit cambiar ubicación

Suponiendo que tengo un registroreg [15:0] my_reg, que contiene un bit de 16 firmadomuestra: ¿Cómo puedo encontrar el lugar donde se encuentra el primer cambio de bit? Es decir, que si se supone quemy_reg = 16'b0001011011010111, ¿cómo puedo ...

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¿Cómo usar la activación de reloj en RTL?

Soy un reloj que abre algunaspestilloy lógica en mi diseño. No tengo mucha experiencia en síntesis, lugar y ruta. ¿Cuál es la forma correcta de implementar la activación de reloj en RTL? Ejemplo 1: always_comb begin gated_clk = clk & ...

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Pasar parámetros a los módulos Verilog

Estoy en el proceso de escribir algunos módulos Verilog para un diseño FPGA. Miré en internet para descubrir cómo mejor parametrizo mis módulos. Veo dos métodos diferentes que ocurren a menudo. Incluí un ejemplo a continuación de las dos ...

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Multiplicación por suma de series de potencia con términos negativos

¿Cómo puedo calcular un multiplicando de coma flotante en Verilog? Hasta ahora, generalmente uso shift << 1024, luego el número de coma flotante se convierte en entero. Luego hago algunas operaciones, luego >> 1024 para obtener una fracción de ...

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¿Cómo puedo aplicar una fracción fija al entero?

Me gustaría multiplicar a entero con fracción modificada de la siguiente manera (Multiplicación por suma de series de potencia con términos ...

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Verilog: "... no es una constante"

Tengo tres cables creados así: wire [11:0] magnitude; wire [3:0] bitsEnd; wire [3:0] leadingBits;Todos ellos sonassigned alguna expresión usando lógica combinacional. El siguiente código funciona bien: assign leadingBits[3] = magnitude[bitsEnd ...

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¿Cómo declarar y usar matrices de bytes 1D y 2D en Verilog?

¿Cómo declarar y usar matrices de bytes 1D y 2D en Verilog? p.ej. como hacer algo como byte a_2D[3][3]; byte a_1D[3]; // using 1D for (int i=0; i< 3; i++) { a_1D[i] = (byte)i; } // using 2D for (int i=0; i< 3; i++) { for (int j=0; j< 3; j++) ...

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¿Cómo puedo instanciar un módulo dentro de una instrucción if en verilog?

if (btn[0] == 1) begin operaciones op(A,B,numop,C); display disp(C,led); end Necesito crear una instancia dentro de esto si, ¿cómo puedo hacer eso?

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¿Foros de programación relacionados con VHDL / Verilog? [cerrado]

El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...

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¿Cuál es la diferencia entre reg y wire en un módulo verilog?

¿Cuál es la diferencia entre un registro y un cable? Cuándo se supone que debemos usar reg y cuándo se supone que debemos usar cable en un módulo verilog. También he notado a veces que una salida se declara nuevamente como un registro. Por ...