Resultados de la búsqueda a petición "system-verilog"
¿Cómo usar la activación de reloj en RTL?
Soy un reloj que abre algunaspestilloy lógica en mi diseño. No tengo mucha experiencia en síntesis, lugar y ruta. ¿Cuál es la forma correcta de implementar la activación de reloj en RTL? Ejemplo 1: always_comb begin gated_clk = clk & ...
Regex en SV o UVM
¿Qué funciones necesito llamar para usar expresiones regulares en Systemverilog / UVM? Nota: No estoy preguntando cómo usar expresiones regulares, solo nombres de métodos.
¿Cómo incrustar Systemverilog Interpreter usando DPI-C?
Descripción del problema: Diseño en SystemVerilog y escribo los bancos de pruebas en el mismo idioma. Quiero poder compilar mi diseño y probar diferentes funciones durante la simulación de la forma en que usaría un intérprete con e. Idealmente, ...
¿Foros de programación relacionados con VHDL / Verilog? [cerrado]
El diseño de hardware con VHDL o Verilog se parece más a la programación hoy en día. Sin embargo, veo que los miembros de SO no están hablando tan activamente sobre la programación VHDL / Verilog. ¿Hay algún foro que se ocupe del diseño de ...
Indización no constante para una declaración lógica en systemverilog
Estoy tratando de crear un bucle for que asigne diferentes valores a una matriz lógica dada la iteración del bucle. Entonces, por ejemplo, digamos que estoy tratando de instanciar dos ladrillos diferentes, ambos con un ancho de 10 y una altura ...
ADDRESS WIDTH de RAM DEPTH
Estoy implementando una DPRAM configurable donde la PROFUNDIDAD DE RAM es el parámetro. ¿Cómo determinar el ANCHO DE DIRECCIÓN a partir de la PROFUNDIDAD DE RAM? Conozco la relación PROFUNDIDAD DE RAM = 2 ^ (ANCHO DE DIRECCIÓN) es decir, ...