Resultados da pesquisa a pedido "system-verilog"
Como usar o clock gating em RTL?
Estou relógio bloqueando algunsrobustoe lógica no meu design. Não tenho muita experiência em síntese, lugar e rota. Qual é a maneira correta de implementar o clock gating em RTL? Exemplo 1: always_comb begin gated_clk = clk & latch_update_en; ...
Regex em SV ou UVM
Quais funções eu preciso chamar para usar expressões regulares no Systemverilog / UVM? Nota: Não estou perguntando como usar expressões regulares, apenas nomes de métodos.
Como incorporar o Systemverilog Interpreter usando o DPI-C?
Descrição do Problema: Eu desenho no SystemVerilog e escrevo os bancos de teste no mesmo idioma. Quero poder compilar meu design e testar diferentes funções durante a simulação da maneira que você usaria um intérprete com e. Idealmente, eu teria ...
Fóruns de programação relacionados ao VHDL / Verilog? [fechadas]
O design de hardware com VHDL ou Verilog é mais parecido com a programação atualmente. No entanto, vejo que os membros do SO não estão falando tão ativamente sobre a programação VHDL / Verilog. Existe algum fórum relacionado ao design de ...
Indexação não constante para uma instrução lógica no systemverilog
Estou tentando criar um loop for que atribui valores diferentes a uma matriz lógica, dada a iteração do loop. Então, por exemplo, digamos que estou tentando instanciar dois tijolos diferentes, ambos com largura de 10 e altura de 5. Digamos ...
LARGURA DO ENDEREÇO da RAM DEPTH
Estou implementando uma DPRAM configurável em que RAM DEPTH é o parâmetr Como determinar a LARGURA DO ENDEREÇO a partir da profundidade da RAM? Conheço a relação RAM DEPTH = 2 ^ (LARGURA DO ENDEREÇO) i.e. LARGURA DO ENDEREÇO = log (base 2) ...