У меня есть модульtemp1 в verilog сказать, как показано ниже, -

module temp1;
---
---
---
endmodule

Я хочу вызвать этот экземпляр модуля из другого модуляtemp2, Тем не менее, я хочу, чтобы этот закон был положительным моментом

module temp2(clk);
    input clk;
    always @(posedge clk)
        temp1 t1;
endmodule

Это дает мне синтаксическую ошибку. Кажется, я не должен вызывать какой-либо модуль из блока всегда. Правда ли, что мы не можем создать экземпляр модуля изalways блок? Если да, как я могу сделать это каким-то другим способом, так как я должен вызывать temp1 только тогда, когда у часов?