Verilog генерирует / genvar в блоке всегда

я пытаюсь заставить модуль пройти проверку синтаксиса в ISE 12.4, и это дает мне ошибку, я неТ понять. Сначала фрагмент кода:

parameter ROWBITS = 4;

reg [ROWBITS-1:0] temp;

genvar c;
generate
    always @(posedge sysclk) begin
        for (c = 0; c < ROWBITS; c = c + 1) begin: test
            temp[c] 

Ответы на вопрос(6)

Ваш ответ на вопрос