Tengo un modulotemp1 en verilog decir como abajo, -

module temp1;
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endmodule

Quiero llamar a esta instancia de módulo desde otro módulotemp2. Sin embargo, quiero esto en el borde positivo del reloj.

module temp2(clk);
    input clk;
    always @(posedge clk)
        temp1 t1;
endmodule

Esto me da un error de sintaxis. Parece que no debería llamar a ningún módulo desde el bloque always. ¿Es cierto que no podemos crear una instancia de un módulo desde elalways ¿bloquear? En caso afirmativo, ¿cómo puedo hacer esto de otra manera, ya que tengo que llamar a temp1 solo cuando estoy en el borde del reloj?