я совершенно новичок в Verilog, так что терпите меня.

Мне интересно, есть ли утверждение assert в Verilog. В моем тестовом стенде я хочу быть в состоянии утверждать, что выходы модулей равны определенным значениям.

Например,

mymodule m(in, out);
assert(out == 1'b1);

Погуглив дал мненесколько ссылок, но они были либо слишком сложными, либо некажется, что я хотел.