Результаты поиска по запросу "system-verilog"
размер порта не соответствует размеру соединения
Я должен написать код Alu.v module ALU( src1_i, src2_i, src3_i, src4_i, ctrl_i, result_o, zero_o ); //I/O ports input [32-1:0] src1_i; input [32-1:0] src2_i; input [4-1:0] src3_i;//shmat is 5 bits instruction[10:6] input [15-1:0] src4_i;//ori ...
, он должен быть использован как полный
на некоторый код, который я поддерживаю в System Verilog, я вижу некоторые сигналы, которые определены следующим образом: node [range_hi:range_lo]x;и другие, которые определены так: node y[range_hi:range_lo];Я это понимаюx определяется как ...
Устранение неиспользуемых битов: создание синтезируемых многомерных массивов с различными измерениями
Это дополнительный вопрос отКак я могу итеративно создавать шины параметризованного размера для соединения итеративно созданных ...
Verilog несколько драйверов
Я пытаюсь сделать BCD Counter используя Verilog, который будет подключен к 7-сегментному декодеру. После того, как я его синтезирую, произошла ошибка: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple ...
(Позднее редактирование: упс, исправлена ошибка, связанная с отключением!)
лизую настраиваемый DPRAM, где RAM DEPTH является параметром. Как определить АДРЕС ШИРИНЫ из ГЛУБИНЫ ОЗУ? Я знаю отношение RAM DEPTH = 2 ^ (АДРЕС ШИРИНЫ) т.е. АДРЕСНАЯ ШИРИНА = log (base 2) RAM DEPTH. Как реализовать функцию log (base 2) в ...
Как определить и инициализировать вектор, содержащий только те, в Verilog?
Если я хочу объявить 128-битный вектор из всех, какой из этих методов всегда корректен? wire [127:0] mywire; assign mywire = 128'b1; assign mywire = {128{1'b1}}; assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;
Лучший способ получить доступ к uvm_config_db из тестового стенда?
Я хочу создать часы в своем тестовом стенде высшего уровня, период которого можно контролировать из теста. Я установил период в uvm_config_db и вернул его в тестовую среду. Мне пришлось поставить # 1, чтобы убедиться, что фаза сборки завершена, ...
Как определить параметризованный мультиплексор с помощью SystemVerilog
Я пытаюсь создать модуль, который переключает х входных пакетов данных в один выходной пакет в соответствии с одним горячим входом. Если бы х было фиксированным значением 4, я бы просто создал оператор case, case (onehot) 4'b0001 : o_data = ...
Как эмулировать отображение $ с помощью Verilog Macros?
Я хочу создать макрос с несколькими параметрами, как $ display. Мой код выглядит так, но он не работает. `define format_macro(A) \ $write("%s", $sformatf(A)); \Вот как я назвал format_macro. `format_macro("variable = %d", variable)Как я могу ...
Арифметический сдвиг действует как логический сдвиг, независимо от подписанной переменной
У меня есть регистр, объявленный так: logic signed [15:0][2:0][15:0] registers;Когда я помещаю номер комплимента 2 в массив и арифметически смещаю число, вместо этого логично смещается: registers[0][0] = 16'b1000000000000000; registers[0][0] = ...