zmień sygnał wewnątrz procesu za pomocą instrukcji if - VHDL
Mam ten kod w VHDL. Chcę, żeby pierwszy powstał, kiedy się pojawił, a potem najpierw sam upadnie. Ale kiedy to symuluję, pierwszy nigdy nie spada!
process(rst,clk,sw)
begin
if (clk'EVENT and clk='1') then
if (rst='1') then
rst<='0';
elsif (sw'event) then
rst<='1';
elsif (my_counter="11") then
deb_sw<=sw;
end if;
end if;
end process;