Использование массива std_logic_vector в качестве типа порта, причем оба диапазона используют общий

Можно ли создать сущность с портом, который является массивом std_logic_vectors, с размером как массива, так и std_logic_vector, полученного из обобщенных эл...

VHDL: отмена кнопки внутри конечного автомата Мили

Привет, я пытаюсь реализовать мучную машину, используя VHDL, но мне нужно отменить нажатие кнопки. Моя проблема в том, что я не уверен, где мне следует приме...

Почему мне нужно переопределить компоненты VHDL, прежде чем создавать их экземпляры в других архитектурах?

Я царапал свою голову с самого первого урока VHDL и решил опубликовать свой вопрос здесь.Учитывая, что у меня есть объявленная сущность (а также ее архитекту...

Создание 4-битного ALU из нескольких 1-битных ALU

Я пытаюсь объединить несколько 1-битных ALU в 4-битный ALU. Я не понимаю, как на самом деле сделать это в VHDL. Вот код для 1-битного ALU, который я использую:

@ Марк, я полагаю, вы имеете в виду регистровые выходы всей сущности. В общем, да, но это зависит от временных ограничений для дизайна, над которым я работаю.

Теперь c (новый) = a (новый) = b (старый) и b (новый) = c (старый)

ператора процесса в vhdl говорится, что порядок выполнения внутри оператора процесса является последовательным. Мой вопрос заключается в том, что, пожалуйста, сначала посмотрите на приведенный ниже код, являются ли сигналы a, b и c назначенными ...

https://www.edaplayground.com/x/4VJE

учаю это сообщение об ошибке: testbench.vhd: 16: 22: нет объявлений функций для оператора "+" на этой линии: Z <= unsigned(X) + resize(unsigned(Y),X'length);с этим кодом: library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; ...

 будьте постоянными, поскольку это зависит от генериков, которые являются постоянными к моменту разработки дизайна.

аюсь преобразовать некоторый код Verilog, который производит более медленные часы из более быстрых часов для модуля UART. Оригинальный код verilog основан на модуле на fpga4fun.com, и это моя попытка перевести его для моего VHDL-дизайна. entity ...

Вы также можете определить все эти имена с уникальными именами в одном и том же пакете и использовать не объектный псевдоним в entity_declarative_item, block_declarative_item, subprogram_declarative_item, package_declarative_item, package_body_declarative_item, protected_type_body_declarative_item или process_declative_item. С поддержкой -2008 также есть общий тип.

аюсь определить сложный тип (то есть тип, который состоит как из вещественной, так и мнимой части) и пытаюсь найти способ сделать его универсальным. This my current static code: type complex_vector is record Re : signed(15 downto 0); Im : ...

+1 Хороший ответ, не могли бы вы рассказать, как синхронизировать сброс настроек? Используете ли вы схему синхронизатора, или какой-то счетчик? Спасибо!

огда не инициализировал сигналы. Таким образом, любой сигнал, пропускающий сброс или назначение, будет неизвестен или инициализирован. В некоторых ссылочных кодах они имеют инициализацию. Это побеждает то, что я хочу. Кроме того, поскольку ...