Resultados da pesquisa a pedido "verilog"
Quando devo usar reg em vez de fio? [duplicado
Esta pergunta já tem uma resposta aqui: Usando fio ou reg com entrada ou saída no Verilog [/questions/5360508/using-wire-or-reg-with-input-or-output-in-verilog] 5 respostas Estou confuso sobre reg e wire quando estava fazendo minha lição ...
LARGURA DO ENDEREÇO da RAM DEPTH
Estou implementando uma DPRAM configurável em que RAM DEPTH é o parâmetr Como determinar a LARGURA DO ENDEREÇO a partir da profundidade da RAM? Conheço a relação RAM DEPTH = 2 ^ (LARGURA DO ENDEREÇO) i.e. LARGURA DO ENDEREÇO = log (base 2) ...
Verilog: é possível fazer instanciação indexada?
Tenho um arquivo, algo semelhante ao module AB(A,B,Out); input A,B; output Out; wire Out; assign Out = A & B; endmodule Preciso usar o número N deste cálculo. ou seja, eu tenho um = 1001; b = 0001, preciso fazer algo como AND bit a bit e tenho N ...
Verilog Sempre bloqueie usando o símbolo (*)
Tenho uma pergunta simples sobre como escrever umalwaysloco em um módulo Verilo Se eu tiver as seguintes entradas no meu módulo Verilog: input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded Value) ...
$ readmemh $ recursos relacionados ao writememh
De repente, sou obrigado a procurar algum código do testilench da Verilog, que usa muito $ readmemh e $ writememh. Eu entendi que basicamente lia para a memória e escrevia na memória. Ficarei feliz se você puder apontar para alguns recursos ...
Existe um motivo para inicializar (não redefinir) os sinais em VHDL e Verilo
Nunca inicializei sinais. Dessa forma, qualquer sinal que não tenha uma redefinição ou atribuição seria desconhecido ou inicializado. Em algum código de referência, eles têm inicialização. Isso derrota o que eu desejo. Além disso, como a ...
Verilog Barrel Shifter
Quero criar um shifter de barril de 64 bits no verilog (gire para a direita por enquanto). Quero saber se existe uma maneira de fazer isso sem escrever uma declaração de 65 partes? Existe uma maneira de escrever um código simples, como: Y = ...
comparar números para classificar e obter valor mediano
É possível obter cinco números inteiros usando operadores de comparação ou bit a bit obtendo primeiro o número mais alto, depois o segundo mais alto e o terceiro e assim por diant Aqui está meu código para obter o número mais alto: #include ...
aneira adequada para detecção de borda de sinal no Verilog
Eu quero detecta uma borda crescente de um sinal de um flip-flopAA paraBB +----+ A ----------------| |----- OUT +----+ | BB | B ----| |------|> | | AA | +----+ clk ----|> | +----+ódigo Verilog: module edge_detect ( input A, input B, input clk, ...
Como definir um módulo com um parâmetro no Verilog?
Quero definir umadd módulo que possui um parâmetro, mas minha declaração da nova instância não corre be Quero definir uma instância deste módulo: module add #(parameter wd=1) (input wire [wd-1:0] a,b, output wire [wd-1:0] o); assign o = a + b; ...