Resultados de la búsqueda a petición "verilog"
¿Cuál es la diferencia entre = y <= en verilog?
Soy nuevo aquí como en verilog ... ¿Quiero preguntar sobre la diferencia entre = y <= en este programa? y como imprimir el valor de los datos? module always_example(); reg clk,reset,enable,q_in,data; always @ (posedge clk) if (reset) begin data ...
¿Cuándo debo usar reg en lugar de cable? [duplicar
Esta pregunta ya tiene una respuesta aquí: Utilizando cable o registro con entrada o salida en Verilog [/questions/5360508/using-wire-or-reg-with-input-or-output-in-verilog] 5 respuestas Estoy confundido acerca de reg y cable cuando estaba ...
¿Por qué Verilog no se considera un lenguaje de programación?
En clase, el profesor dijo que los estudiantes no deberían decir que aprendieron a programar en Verilog. Dijo que algo como Verilog no se usa para programar, se usa para diseñar. Entonces, ¿en qué se diferencia Verilog de otros lenguajes ...
ADDRESS WIDTH de RAM DEPTH
Estoy implementando una DPRAM configurable donde la PROFUNDIDAD DE RAM es el parámetro. ¿Cómo determinar el ANCHO DE DIRECCIÓN a partir de la PROFUNDIDAD DE RAM? Conozco la relación PROFUNDIDAD DE RAM = 2 ^ (ANCHO DE DIRECCIÓN) es decir, ...
Verilog: ¿es posible hacer una instanciación indexada?
Tengo un archivo, que es algo similar a module AB(A,B,Out); input A,B; output Out; wire Out; assign Out = A & B; endmodule Necesito usar N número de este cálculo. es decir, tengo a = 1001; b = 0001, necesito hacer algo como Y bit a bit, y tengo ...
Verilog Siempre bloquear usando el símbolo (*)
Tengo una pregunta simple sobre cómo escribir unalways bloque en un módulo Verilog. Si tengo las siguientes entradas en mi módulo Verilog: input [31:0] PCplus4 ; // Value of PC + 4 input [31:0] A; // Value A, i.e. RSbus (Use Forwarded Value) ...
$ readmemh $ writememh recursos relacionados
De repente, se me pidió que buscara un código verilog testbench que usa mucho $ readmemh y $ writememh. Entendí que básicamente leía en la memoria y escribía en la memoria. Me alegrará si puede señalar algunos recursos relacionados con ...
¿Hay alguna razón para inicializar (no restablecer) las señales en VHDL y Verilog?
Nunca he inicializado señales. De esa manera, cualquier señal que falte a un reinicio o asignación sería desconocida o inicializada. En algún código de referencia tienen inicialización. Esto derrota lo que deseo. Además, dado que ...
Verilog Barrel Shifter
Quiero crear una palanca de cambios de barril de 64 bits en verilog (girar a la derecha por ahora). ¿Quiero saber si hay una manera de hacerlo sin escribir una declaración de caso de 65 partes? ¿Hay alguna manera de escribir un código simple ...
comparando números para ordenar y luego obtenga el valor medio
e puede lograr clasificar cinco enteros utilizando operadores bit a bit o de comparación obteniendo primero el número más alto, luego el segundo más alto, luego el tercero, y así sucesivamente. Aquí está mi código para obtener el número más ...