Passing Generics para registrar tipos de puertos

Recientemente comencé a usar registros para mis definiciones de puerto, especialmente si quiero agrupar señales que pertenecen a una determinada interfaz. Sin embargo, el problema que enfrento aquí es que no puedo pasar, digamos el ancho de un ...

La advertencia de síntesis de VHDL FF / Latch tiene un valor constante de 0

Estoy probando un código que esencialmente implica usar un FPGA y leer valores de un sensor de temperatura.El código está abajo:

calcular (y validar) ethernet FCS (crc32) en vhdl

Cómo representar un entero mayor que un entero

Síntesis de VHDL - FF / Latch Constant Value

Estoy tratando de sintetizar un módulo vhdl que he escrito.El código está abajo:

¿Es la asignación de señal (concurrente) dentro de una declaración de proceso secuencial o concurrente?

Por lo que entiendo, todas las declaraciones dentro de un PROCESO se ejecutan secuencialmente. Entonces, ¿qué sucede con una asignación de señal concurrente ...

Compilando * .vhdl en una biblioteca, usando Altera Quartus II

Estoy tratando de usar 'Paquete de punto flotante y punto fijo' como parte de mi diseño de filtro en VHDL. Estoy utilizando Altera Quartus II como en...

Haciendo un divisor de reloj

cambio de señal dentro de un proceso con sentencia if - VHDL

Tengo este código en VHDL. Lo que quiero es levantarme primero cuando hay un evento y luego, el primero es caer por sí mismo. Pero cuando simulo esto, ¡lo pr...

Error (10028): No se pueden resolver varios controladores constantes para la red ... ERROR VHDL

Estoy tratando de escribir un código que detectará un flanco ascendente en la señal din y aumentará el dout durante 5 ciclos de reloj después de que eso suce...