Resultados de la búsqueda a petición "verilog"
Incluir un módulo en verilog.
Quiero incluir un módulo verilog en otro archivo. ¿Cómo lo incluyo en el código y cómo compilo el código para incluir el archivo de encabezado? ¿Es como en c?
¿La mejor manera de acceder a uvm_config_db desde el banco de pruebas?
Quiero crear un reloj en mi banco de pruebas de nivel superior, cuyo período se puede controlar desde la prueba. Lo que hice fue establecer el período en uvm...
Cómo definir un multiplexor parametrizado usando SystemVerilog
Estoy intentando crear un módulo que cambia x paquetes de datos de entrada a un solo paquete de salida de acuerdo con una entrada activa.Si x fuera un valor ...
Verilog: Cómo instanciar un módulo
Si tengo un módulo Verilog 'top' y un módulo 'verilog' subcomponent ', ¿cómo puedo crear una instancia de subcomponent en top?parte super...
el tamaño del puerto no coincide con el tamaño de la conexión
He escrito el codigoAlu.v
¿Alguien puede ayudarme a crear un banco de pruebas Verilog?
¿Alguien puede ayudarme a escribir un banco de pruebas o simplemente el código de entrada para mi siguiente código? Como no tengo ideas de cómo escribir el b...
Eliminación de bits no utilizados: creación de matrices multidimensionales sintetizables de diferentes dimensiones
Esta es una pregunta de seguimiento de¿Cómo puedo crear iterativamente buses de tamaño parametrizado para conectar módulos también creados iterativamente?. L...
Verilog multiples drivers
Estoy intentando hacer un contador BCD usando Verilog que se conectará a un decodificador de 7 segmentos.Después de que lo sintetice, el error ocurrió así: